前言 第1章 Logisire仿真器 1.1 背景知識 1.1.1 Logisim簡介 1.1.2 下載與安裝 1.2 運行Logisim程序 1.2.1 界面布局 1.2.2 **個Logisim項目 1.2.3 模塊封裝與復用 1.2.4 寸鐘 1.3 其他知識 1.3.1 項目與組件 1.3.2 導線信息 1.3.3 自動電路生成 1.3.4 菜單介紹 第2章 硬件描述語言Verilog 2.1 背景知識 2.1.1 Verilog發展歷史 2.1.2 日常使用 2.2 編寫Verilog程序 2.2.1 基本語法 2.2.2 數值系統 2.2.3 標識符與變量 2.2.4 運算符 2.3 語句結構 2.3.1 連續賦值 2.3.2 過程賦值 2.3.3 阻塞賦值與非阻塞賦值 2.3.4 條件語句 2.3.5 循環語句 2.4 模塊與例化 2.4.1 模塊結構 2.4.2 模塊例化 2.4.3 參數傳遞 2.5 仿真語句 2.5.1 Testbench 2.5.2 時序控制 2.5.3 系統調用 2.6 高級思想 2.6.1 描述層次 2.6.2 與硬件的對應 第3章 開發工具 3.1 FPGA開發概述 3.1.1 FPGA介紹 3.1.2 硬件開發流程 3.2 Vlab 3.2.1 遠程虛擬機 3.2.2 其他工具 3.3 Vivado 3.3.1 簡介 3.3.2 安裝與配置 3.3.3 創建項目 3.3.4 項目開發 3.3.5 仿真測試 3.3.6 RTL電路 3.3.7 綜合與實現 3.3 ,8電路分析 3.3.9 IP核 3.4 FPGAOL 3.4.1 Nexys4 DDR開發板 3.4.2 平臺簡介 3.4.3 外設 3.4.4 流水燈電路 第4章 組合邏輯電路 4.1 概述 4.2 傳統設計流程 4.2.1 真值表 4.2.2 邏輯表達式 4.2.3 卡諾圖 4.2.4 編程實現 4.3 簡單組合邏輯電路 4.3.1 編碼器 4.3.2 譯碼器 4.3.3 加法器 4.3.4 選擇器 4.4 應用 4.4.1 串行進位加法器 4.4.2 倍數檢測器 4.4.3 萬能的選擇器 4.4.4 字擴展與位擴展 第5章 時序邏輯電路 5.1 概述 5.2 有限狀態機 5.2.1 基礎知識 5.2.2 Verilog實現 5.2.3 示例：數字鎖 5.3 時序邏輯元件 5.3.1 雙穩態電路 5.3.2 鎖存器 5.3.3 觸發器 5.3.4 寄存器 5.4 簡單應用 5.4.1 計數器 5.4.2 移位寄存器 5.4.3 寄存器堆 5.4.4 數碼管掃描顯示 5.5 信號處理 5.5.1 去毛刺 5.5.2 趙沿檢測 5.5.3 時鐘分頻 第6章 ALU設計 6.1 ALU簡介 6.2 部件設計 6.2.1 超前進位加法器 6.2.2 減法器 6.2.3 溢出檢測 6.2.4 比較器 6.2.5 移位器 6.3 Logisim搭建 6.3.1 加法器 6.3.2 減法器 6.3.3 比較器 6.3.4 ：移位器 6.3.5 組裝 6.4 上板驗證 第7章 乘法器與除法器 7.1 乘法器 7.1.1 基于加法的乘法 7.1.2 二叉樹乘法器 7.1.3 華萊士樹乘法器 7.1.4 移位乘法器 7.2 除法器 7.2.1 基于減法的除法 7.2.2 移位除法器 7.2.3 提前啟動優化 第8章 串口通信協議 8.1 協議分類 8.1.1 串行協議與并行協議 8.1.2 單工協議與雙工協議 8.2 UART 8.2.1 基礎知識 8.2.2 串口回顯 8.2.3 發送模塊 8.2.4 接收模塊 8.3 連續收發 8.3.1 接收狀態機 8.3.2 發送編碼 第9章 設計案例 9.1 數碼管時鐘 9.1.1 功能描述 9.1.2 結構設計 9.1.3 Logisim搭建 9.1.4 上板驗證 9.2 交通信號燈 9.2.1 功能描述 9.2.2 Logisim搭建 9.2.3 編程實現 9.3 漢字點陣顯示 9.3.1 字形碼 9.3.2 滾動顯示 9.4 猜數字游戲 9.4.1 游戲介紹 9.4.2 系統設計 9.4.3 功能實現 9.4.4 改進