前言
第1章　導論
　1.1　邏輯設計
　1.2　數制的簡單回顧
　　1.2.1　十六進制數
　　1.2.2　二進制加法
　　1.2.3　有符號數
　　1.2.4　二進制減法
　　1.2.5　二—十進制碼(ucd)
　　1.2.6　其他編碼
　1.3　解題實例
　1.4　習題
　1.5　第1章測驗題(30分鐘)
第2章　組合系統
　2.1　組合系統的設計過程
　　2.1.1　無關條件
　　2.1.2　列真值表
　2.2　開關代數 　
　　2.2.1　開關代數的定義
　　2.2.2　開關代數的基本性質
　　2.2.3　代數函數的處理
　2.3　用與門、或門和非門實現邏輯函數
　2.4　反函數
　2.5　從真值表到代數表達式
　2.6　與非門、或非門和異或門
　2.7　代數表達式的化簡
　2.8　代數函數的處理及其與非門實現
　2.9　更一般的布爾代數
　2.10　解題實例
　2.11　習題
　2.12　第2章測驗題(100分鐘或分成兩次，每次50分鐘)
第3章　卡諾圖
　3.1　卡諾圖簡介
　3.2　用卡諾圖求解*簡與或表達式
　3.3　無關項
　3.4　或與式
　3.5　五變量和六變量的卡諾圖
　3.6　多輸出問題
　3.7　解題實例
　3.8　習題
　3.9　第3章測驗題(100分鐘，或兩次50分鐘的測驗)
第4章　函數的*簡化算法
　4.1　單輸出問題的奎恩—麥克路斯基方法
　4.2　單輸出問題的迭代合意
　4.3　單輸出問題的質蘊含項表
　4.4　多輸出問題的奎恩—麥克路斯基方法
　4.5　多輸出問題的迭代合意
　4.6　多輸出問題的質蘊含項表
　4.7　解題實例
　4.8　習題
　4.9　第4章測驗題(50分鐘)
第5章　組合系統的設計
　5.1　鏈形系統
　　5.1.1　組合邏輯電路中的延時
　　5.1.2　加法器
　　5.1.3　減法器和加法器，減法器 　
　　5.1.4　比較器
　5.2　二進制譯碼器
　5.3　編碼器和優先權編碼器
　5.4　數據選擇器和數據分配器
　5.5　三態門
　5.6　門陣列-——rom，pla和pal
　　5.6.1　用只讀存儲器進行設計
　　5.6.2　用可編程邏輯陣列進行設計
　　5.6.3　用可編程陣列邏輯進行設計
　5.7　組合系統的測試和仿真
　　5.7.1　verilog語言簡介
　5.8　較大規模電路的例子
　　5.8.1　一位十進制加法器
　　5.8.2　七段顯示驅動器
　　5.8.3　一個差錯編碼系統
　5.9　解題實例
　5.10　習題
　5.11　第5章測驗題(60分鐘)
第6章　時序系統的分析
第7章　時序系統的設計
第8章　求解更大規模的時序問題
附錄a　把邏輯代數與卡諾圖聯系起來
附錄b　部分習題答案
附錄c　每章測驗題答案
附錄d　完整例題